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国内用system verilog请说一声.

现在验证语言多种多样,什么systemc, system verilog, e, psl等等，种类太多，各位都用什么？用system verilog有吗？

力挺SystemVerilog

[font=仿宋_GB2312][size=4]个人认为SystemVerilog用于复杂的芯片设计验证是目前业界的趋势，三大EDA厂商也在力挺之，大的design house渐渐使用它作为主流验证语言，原因有一下几个：[/size][/font]
[font=仿宋_GB2312][size=4]（1）SystemVerilog向下兼通VerilogHDL，而VerilogHDL目前是RTL设计主流的HDL，因此使用SV验证VeirlogHDL是非常“自然”和恰当的事；[/size][/font]
[font=仿宋_GB2312][size=4]（2）SystemVerilog吸收了最新验证的思想并集强大的验证技术于一体，例如：ABV（Assertion－based Verification）、CDV、随机测试、自动测试平台、层次化验证平台、面向对象的建模思想等等。[/size][/font]
[font=仿宋_GB2312][size=4]（3）业界普遍看好，包括前面提到的三大EDA厂商力挺，各自推出了基于SV的验证方法学以及免费的验证组件；[/size][/font]
[font=仿宋_GB2312][size=4]（4）SystemVerilog正朝着设计、验证一体化发展，因其完全兼容VerilogHDL，故可以用之作为RTL设计语言，目前关键是EDA工具的支持，这方面Synopsys正在开发基于SV的综合工具。[/size][/font]
[font=仿宋_GB2312][size=4]对于其他语言，我的看法是：[/size][/font]
[font=仿宋_GB2312][size=4]（1）SystemC，可能比较适合做ESL建模，但因其并未脱离C/C++的框架，目前似乎尚未被广泛接受；[/size][/font]
[font=仿宋_GB2312][size=4]（2）e：专门的验证语言，国外design house专业验证语言，但随着SV的出现可能会推出历史舞台，因为既然有了像SV一样设计、验证一体化的语言，为什么还需要再去掌握和使用e呢？[/size][/font]
[font=仿宋_GB2312][size=4]（3）PSL：只知道它用于ABV，可能还会用于形式化技术。[/size][/font]

[font=仿宋_GB2312][size=4][/size][/font]

[[i] 本帖最后由 karnizhu 于 2007-10-12 15:49 编辑 [/i]]

感觉SV是大势所趋，Cadence原来是主打e的，在SV成为IEEE标准后和Mentor一起搞了OVM。

鉴于sv被炒得比较火，准备学习

我们公司就有用

我们公司都用了一年多了

我们公司就有用

基本了解...

如果想做验证这方面的　应该主要看哪一种啊

支持
以后就开始用了

了解。
来学习一下

相对来说，方法学的变化慢于工具的变化，因此感觉掌握验证思想更重要一些；当然，验证工具反过来对于验证方法的改进也是有一定的作用的。

求questasim 6.3c的license

软件我刚下了，但没有license，谁有能发给我啊。不胜感激。
可以把产生license的keygen文件发给我。
我的邮箱 [email=zhaosy05395@szcie.pku.edu.cn]zhaosy05395@szcie.pku.edu.cn[/email]

SV吧，软件支持好

Thanks for sharing

正在学习中...

[quote]原帖由 [i]karnizhu[/i] 于 2007-10-12 12:28 发表 [url=http://www.eetop.com.cn/bbs/redirect.php?goto=findpost&pid=576405&ptid=79757][img]http://www.eetop.com.cn/bbs/images/common/back.gif[/img][/url]
个人认为SystemVerilog用于复杂的芯片设计验证是目前业界的趋势，三大EDA厂商也在力挺之，大的design house渐渐使用它作为主流验证语言，原因有一下几个：
（1）SystemVerilog向下兼通VerilogHDL，而VerilogHDL目前 ... [/quote]

小弟倒不認為 E language 會消失在歷史舞台, 式微是有可能的.
但是 Verisity 這間公司所做的很多 verification methodology, 其實會被廣泛的運用在
cadence 後續的 support.
向下相容這件事情　只是給以往習慣 Verilog 的人可以早點進入, 但是 Verilog 先天上就不是個
好的 HVL, 充其量, Verilog 只能算是好學的 HDL 而已 (連好的 HDL 都算不上)

如果以 verification 的眼光來看, Verisity 所想推廣的 concept 就這樣被 Synopsys
透過商業手法給做掉, 很可惜...

支持中！

请问和System C有什么区别啊？

掛在身上要用sv來建立verification,但一直被案子卡住沒時間去處理,看來還是要把時間挪出來處理這方面的問題